|
|
|
ПІДВИЩЕННЯ ЕФЕКТИВНОСТІ ЦИФРОВИХ ІНТЕГРУЮЧИХ СТРУКТУР
| |
| 17.04.2023 10:35 |
|
Автор: Ковальов Микола Олександрович, кандидат технічних наук, Національний технічний університет України «Київський політехнічний інститут ім. Ігоря Сікорського», м. Київ
|
|
[2. Інформаційні системи і технології;] |
Розширення застосування систем керування та моделювання в реальному часі обумовлює підвищені вимоги до швидкодії та надійності обчислювальних засобів для розв’язання широкого кола задач. До них відносяться системи диференціальних, лінійних, нелінійних алгебраїчних і трансцендентних рівнянь, обчислення складних інтегралів, функціональних залежностей і т.п. Їх можна привести до еквівалентних систем рівнянь Шеннона, що розв’язуються чисельним інтегруванням за Стілтьєсом з використанням цифрових інтегруючих структур (ЦІС) [1]. Їх точність, швидкодія та апаратурна складність залежать від застосовуваних формул чисельного інтегрування, алгоритмів виконання арифметичних операцій та елементної бази. З цієї точки зору та однорідності структури оптимальними є екстраполяційні паралельні ЦІС, що інтегрують за формулами квадратичних парабол, розраховані на роботу з фіксованою точкою. Традиційно арифметичні операції в них виконуються за правилами паралельної арифметики, що вимагають перед початком кожної з них наявності всіх розрядів операндів.
Для синтезу ЦІС можуть бути ефективно використані програмовані користувачем вентильні матриці, наприклад, типу FPGA (Field Programmable Gate Array) [2]. Це пов'язано з великим ступенем інтеграції їх функціональних елементів, високою швидкодією і надійністю. З урахуванням архітектурних особливостей ЦІС, розвиненістю САПР систем на базі FPGA можливо значно автомати-зувати і прискорити їх реалізацію.
Основу ЦІС становлять цифрові інтегратори (ЦІ), підвищення кількості яких збільшує їх функціональні можливості. Це, у свою чергу, збільшує використання логічних і комутаційних ресурсів кристалів FPGA. Витрата останніх підвищується із застосуванням при побудові ЦІ паралельних арифметичних операційних блоків (ОБ). Це пояснюється не тільки їх апаратурною складністю, але й необхідністю передачі багаторозрядних приростів між ЦІ у складі ЦІС.
Пропонується підхід до побудови ЦІ, що дозволяє, в тому числі, знизити апаратурну складність ЦІС порівняно з відомими способами використання традиційних паралельних ОБ.
Розглянемо вищезгадану екстраполяційну формулу чисельного інтегрування за Стілтьєсом квадратичних парабол на основі перших різниць [1]:
Тут Dz(i+1) – приріст інтеграла Стілтьєса на (i+1)-у кроці; Dyeq(i+1) – екстрапольований приріст змінної інтегрування для (i+1)-о кроку; ypi – підінтегральна функція на i-у кроці; Dyep(i+1) – екстрапольований приріст підінтегральної функції для (i+1)-о кроку; Dypi – приріст змінної інтегрування на i-у кроці; Dyqi – приріст підінтегральної функції на i-у кроці.
Ярусно-паралельна форма (ЯПФ) потоку обчислень (1) представлена на рис.1. 
Рис. 1. ЯПФ потоку обчислень за формулою квадратичних парабол
При аналізі способів побудови ЦІ на базі традиційних ОБ паралельного типу [3] з урахуванням (1) та архітектурних особливостей FPGA необхідно відзначити наступне. Крок інтегрування передбачає обчислення чергових інтегральних приростів. Зазвичай розв’язання певної задачі за допомогою ЦІС вимагає значну кількість кроків інтегрування (тисячі й більше). Тому в системах реального часу важливо зменшувати кількість тактів на кроці інтегрування. При розгляді критичних шляхів ЯПФ (рис. 1) видно, що основний час обчислень вноситься операціями множення. У зв'язку з цим доцільно використовувати швидкодіючі ОБ множення (наприклад, матричного типу). Однак до складу ЦІС може входити велика кількість ЦІ. При багаторозрядних обчисленнях це призведе до великих апаратурних витрат вбудованих в кристал FPGA блоків множення й використання дорогих сімейств мікросхем FPGA. Тобто побудова ЦІ шляхом комутації паралельних ОБ відповідно до структури ЯПФ може перевищити до-пустиму ресурсомісткість мікросхеми FPGA. Тому одним з варіантів розглядається архітектура ЦІ на базі операційного автомата, що керує матричним ОБ множення і суматорами. Другий варіант реалізації ЦІ передбачає застосування неавтономних методів обчислень (Online arithmetic), які реалізуються за допомогою ОБ квазіпараллельного типу. Відомо, що такі методи дозволяють поєднувати порозрядну обробку з введенням інформації, істотно зменшують кіль-кість використовуваних виводів мікросхем, а також покращують основні техніко-економічні параметри обчислювальних пристроїв в інтегральному виконанні [4]. Порозрядний обмін приростами між ОБ квазіпаралельного типу також зни-жує необхідну комутаційну ресурсомісткість FPGA. Архітектури ОБ додавання та множення квазіпаралельного типу ґрунтуються на алгоритмах, запропонованих у [5]. При цьому побудова квазіпаралельних ЦІ ґрунтуються на структурному методі, що передбачає комутацію квазіпаралельних ОБ відповідно до ЯПФ графа потоку обчислень [5]. Організація неавтономних обчислень є ефективним методом розпаралелювання залежних операцій. На такті обчислень в квазіпаралельний ОБ вводяться розряди операндів (від старших до молодших), і з затримкою на кілька тактів формується черговий, незмінний надалі, розряд результату операції, починаючи із старшого. Тоді виконання кожної наступної операції починається відразу ж після отримання старшого розряду результату попередньої операції, який виступає вже операндом. Таким чином, спостерігається часткове суміщення операцій, що створює передумови для скорочення часу їх виконання у порівнянні з ОБ паралельного типу. Зазвичай для представлення чисел у подібних обчисленнях використовуються надлишкові системи числення.
У дослідженні брали участь ЦІ запропонованих вище архітектур різної роз-рядності, реалізовані на базі сімейства FPGA Intel Stratix III. Синтез і моделювання проводилися в середовищах САПР Intel Quartus II Web Edition і Mentor Graphics ModelSim,Опис схем проводився мовою VHDL і в схемному редакторі (рис. 2).
Рис. 2. Схема ЦІ, що обчислює за формулою квадратичних парабол
Порівняння ЦІ за ресурсомісткістю та швидкодією проведено в залежності від розрядності інтегральних обчислень. Отримані характеристики наведено на рис. 3-6, де залежності 1 відносяться до ЦІ паралельного типу, а 2 – до квазіпаралельного. З них випливає, що застосування квазіпаралельних ОБ знижує вимоги до ресурсомісткості FPGA. Із збільшенням розрядності обчислень ця перевага зростає в 2 і більше разів, що дозволяє компактніше розмістити схему ЦІ
Рис. 5. Кількість виводів ЦІ Рис. 6. Максимальна частота тактування ЦІ
квазіпаралельного типу всередині кристала FPGA. Зменшення апаратної складності створює передумови для підвищення енергоефективності та надійності ЦІС. Завдяки архітектурним особливостям квазіпаралельних ОБ є можливість збільшення максимальної частоти тактування схем, причому в порівнянні з ЦІ паралельного типу вона в меншій мірі залежить від розрядності обчислень. При великих її значеннях перевага квазіпаралельних ЦІ за цим показником збільшується більше, ніж у 2 рази. Використання апарату неавтономної арифметики може призвести до дещо більшої кількості тактів на кроці чисельного інтегрування в порівнянні з використанням ЦІ паралельного типу. Однак більша швидкодія квазіпаралельних ЦІ може це суттєво компенсувати.
Зауважимо, що застосування неавтономних методів обчислень дозволяє реалізувати більшу кількість ЦІ в одній мікросхемі і, отже, збільшити функціональні можливості ЦІС. Зменшення кількості задіяних виводів мікросхеми FPGA дозволяє використати їх для інших пристроїв, реалізованих в ній же. Відомо, що реалізація обчислювальних систем у меншій кількості мікросхем підвищує їх надійність та енергоефективність при зниженні вартості.
Таким чином, застосування апарату неавтономних обчислень дозволяє підвищити техніко-економічні характеристики ЦІС, реалізованих на базі мікросхем FPGA.
Список використаних джерел
1.Гузик, В. Ф., & Беспалов, Д. А. (2015). Некоторые аспекты разработки современных цифровых интегрирующих вычислительных систем. Известия Южного федерального университета. Технические науки, (3 (164)), 6-16.
2.M. Véstias and H. Neto, "Trends of CPU, GPU and FPGA for high-performance computing," 2014 24th International Conference on Field Programmable Logic and Applications (FPL), Munich, Germany, 2014, pp. 1-6, doi: 10.1109/FPL.2014.6927483.
3.Sarah Harris and David Harris. 2015. Digital Design and Computer Architecture: ARM Edition (1st. ed.). Morgan Kaufmann Publishers Inc., San Francisco, CA, USA.
4.Яковлев, Ю. С., & Елисеева, Е. В. (2014). Применение ПЛИС для созда-ния высокопроизводительных вычислительных систем и их компонентов. Мате-матические машины и системы, (1), 22-35.
5.Жабин, В. И., Корнейчук, В. И., & Тарасенко, В. П. (1977). Некоторые машинные методы вычисления рациональных функций многих аргумен-тов. Автоматика и телемеханика, (12), 145-154.
_______________________________________________________
Науковий керівник: Ролік Олександр Іванович, доктор технічних наук, професор
|
|
 Ця робота ліцензується відповідно до Creative Commons Attribution 4.0 International License
|
|
|
Голосування 
Знайшли помилку? Виділіть помилковий текст мишкою і натисніть Ctrl + Enter